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基于FPGA器件實現異步FIFO讀寫系統的設計

2020年07月16日 17:41 ? 次閱讀

FIFO 簡介

FIFO 是英文 First In First Out 的縮寫,是一種先進先出的數據緩存器,它與普通存儲器的區別是沒有外部讀寫地址線,這樣使用起來非常簡單,但缺點就是只能順序寫入數據,順序的讀出數據,其數據地址由內部讀寫指針自動加 1 完成,不能像普通存儲器那樣可以由地址線決定讀取或寫入某個指定的地址。

用途 1:

異步 FIFO 讀寫分別采用相互異步的不同時鐘。在現代集成電路芯片中,隨著設計規模的不斷擴大,一個系統中往往含有數個時鐘,多時鐘域帶來的一個問題就是,如何設計異步時鐘之間的接口電路。異步 FIFO 是這個問題的一種簡便、快捷的解決方案,使用異步 FIFO 可以在兩個不同時鐘系統之間快速而方便地傳輸實時數據。

用途 2:

對于不同寬度的數據接口也可以用 FIFO,例如單片機位 8 位數據輸出,而 DSP 可能是 16 位數據輸入,在單片機與 DSP 連接時就可以使用 FIFO 來達到數據匹配的目的。

分類

同步 FIFO 是指讀時鐘和寫時鐘為同一個時鐘,在時鐘沿來臨時同時發生讀寫操作;

異步 FIFO 是指讀寫時鐘不一致,讀寫時鐘是互相獨立的。

FIFO 的常見參數

FIFO 的寬度:即 FIFO 一次讀寫操作的數據位;

FIFO 的深度:指的是 FIFO 可以存儲多少個 N 位的數據(如果寬度為 N)。

滿標志:FIFO 已滿或將要滿時由 FIFO 的狀態電路送出的一個信號,以阻止 FIFO 的寫操作繼續向 FIFO 中寫數據而造成溢出(overflow)。

空標志:FIFO 已空或將要空時由 FIFO 的狀態電路送出的一個信號,以阻止 FIFO 的讀操作繼續從 FIFO 中讀出數據而造成無效數據的讀出(underflow)。

讀時鐘:讀操作所遵循的時鐘,在每個時鐘沿來臨時讀數據。

寫時鐘:寫操作所遵循的時鐘,在每個時鐘沿來臨時寫數據。

1. 讀寫指針的工作原理

讀指針:總是指向下一個將要被寫入的單元,復位時,指向第 1 個單元(編號為 0)。

寫指針:總是指向當前要被讀出的數據,復位時,指向第 1 個單元(編號為 0)

2.FIFO 的“空”/“滿”檢測

FIFO 設計的關鍵:產生可靠的 FIFO 讀寫指針和生成 FIFO“空”/“滿”狀態標志。

當讀寫指針相等時,表明 FIFO 為空,這種情況發生在復位操作時,或者當讀指針讀出 FIFO 中最后一個字后,追趕上了寫指針時,如下圖所示:

當讀寫指針再次相等時,表明 FIFO 為滿,這種情況發生在,當寫指針轉了一圈,折回來(wrapped around)又追上了讀指針,如下圖:

為了區分到底是滿狀態還是空狀態,可以采用以下方法:

方法 1:在指針中添加一個額外的位(extra bit),當寫指針增加并越過最后一個 FIFO 地址時,就將寫指針這個未用的 MSB 加 1,其它位回零。對讀指針也進行同樣的操作。此時,對于深度為 2n 的 FIFO,需要的讀 / 寫指針位寬為(n+1)位,如對于深度為 8 的 FIFO,需要采用 4bit 的計數器,0000~1000、1001~1111,MSB 作為折回標志位,而低 3 位作為地址指針。

如果兩個指針的 MSB 不同,說明寫指針比讀指針多折回了一次;如 r_addr=0000,而 w_addr = 1000,為滿。

如果兩個指針的 MSB 相同,則說明兩個指針折回的次數相等。其余位相等,說明 FIFO 為空;

3. 二進制 FIFO 指針的考慮

將一個二進制的計數值從一個時鐘域同步到另一個時鐘域的時候很容易出現問題,因為采用二進制計數器時所有位都可能同時變化,在同一個時鐘沿同步多個信號的變化會產生亞穩態問題。而使用格雷碼只有一位變化,因此在兩個時鐘域間同步多個位不會產生問題。所以需要一個二進制到 gray 碼的轉換電路,將地址值轉換為相應的 gray 碼,然后將該 gray 碼同步到另一個時鐘域進行對比,作為空滿狀態的檢測。

4. 使用 gray 碼進行對比,如何判斷“空”與“滿”

使用 gray 碼解決了一個問題,但同時也帶來另一個問題,即在格雷碼域如何判斷空與滿。

對于“空”的判斷依然依據二者完全相等(包括 MSB);

而對于“滿”的判斷,如下圖,由于 gray 碼除了 MSB 外,具有鏡像對稱的特點,當讀指針指向 7,寫指針指向 8 時,除了 MSB,其余位皆相同,不能說它為滿。因此不能單純的只檢測最高位了,在 gray 碼上判斷為滿必須同時滿足以下 3 條:

wptr 和同步過來的 rptr 的 MSB 不相等,因為 wptr 必須比 rptr 多折回一次。

wptr 與 rptr 的次高位不相等,如上圖位置 7 和位置 15,轉化為二進制對應的是 0111 和 1111,MSB 不同說明多折回一次,111 相同代表同一位置。

剩下的其余位完全相等。

5. 總體實現

系統的總體框圖如下:

1)頂層模塊

module AsyncFIFO

#(parameter ASIZE = 4, // 地址位寬

parameter DSIZE = 8) // 數據位寬 ( input [DSIZE-1:0] wdata, input winc, wclk, wrst_n, // 寫請求信號,寫時鐘,寫復位

input rinc, rclk, rrst_n, // 讀請求信號,讀時鐘,讀復位

output [DSIZE-1:0] rdata, output wfull, output rempty

);wire [ASIZE-1:0] waddr, raddr;wire [ASIZE:0] wptr, rptr, wq2_rptr, rq2_wptr; /************************************************************

* In order to perform FIFO full and FIFO empty tests using

* this FIFO style, the read and write pointers must be

* passed to the opposite clock domain for pointer comparison

*************************************************************//*在檢測“滿”或“空”狀態之前,需要將指針同步到其它時鐘域時,使用格雷碼,可以降低同步過程中亞穩態出現的概率*/sync_r2w I1_sync_r2w(

.wq2_rptr(wq2_rptr),

.rptr(rptr),

.wclk(wclk),

.wrst_n(wrst_n));

sync_w2r I2_sync_w2r (

.rq2_wptr(rq2_wptr),

.wptr(wptr),

.rclk(rclk),

.rrst_n(rrst_n));/** DualRAM

*/DualRAM #(DSIZE, ASIZE) I3_DualRAM(

.rdata(rdata),

.wdata(wdata),

.waddr(waddr),

.raddr(raddr),

.wclken(winc),

.wclk(wclk)); /** 空、滿比較邏輯*/rptr_empty #(ASIZE) I4_rptr_empty(

.rempty(rempty),

.raddr(raddr),

.rptr(rptr),

.rq2_wptr(rq2_wptr),

.rinc(rinc),

.rclk(rclk),

.rrst_n(rrst_n));

wptr_full #(ASIZE) I5_wptr_full(

.wfull(wfull),

.waddr(waddr),

.wptr(wptr),

.wq2_rptr(wq2_rptr),

.winc(winc),

.wclk(wclk),

.wrst_n(wrst_n));endmodule

2)DualRAM 模塊

module DualRAM

#( parameter DATA_SIZE = 8, // 數據位寬

parameter ADDR_SIZE = 4 // 地址位寬)

( input wclken,wclk, input [ADDR_SIZE-1:0] raddr, //RAM read address

input [ADDR_SIZE-1:0] waddr, //RAM write address

input [DATA_SIZE-1:0] wdata, //data input

output [DATA_SIZE-1:0] rdata //data output); localparam RAM_DEPTH = 1 《《 ADDR_SIZE; //RAM 深度 = 2^ADDR_WIDTH

reg [DATA_SIZE-1:0] Mem[RAM_DEPTH-1:0]; always@(posedge wclk)begin

if(wclken)

Mem[waddr] 《= wdata;endassign rdata = Mem[raddr];endmodule

3)同步模塊

module sync_r2w

#(parameter ADDRSIZE = 4)

( output reg [ADDRSIZE:0] wq2_rptr, input [ADDRSIZE:0] rptr, input wclk, wrst_n

);reg [ADDRSIZE:0] wq1_rptr;always @(posedge wclk or negedge wrst_n) if (!wrst_n)

{wq2_rptr,wq1_rptr} 《= 0; else

{wq2_rptr,wq1_rptr} 《= {wq1_rptr,rptr};endmodule

4)同步模塊 2

module sync_w2r

#(parameter ADDRSIZE = 4)

( output reg [ADDRSIZE:0] rq2_wptr, input [ADDRSIZE:0] wptr, input rclk, rrst_n

); reg [ADDRSIZE:0] rq1_wptr;always @(posedge rclk or negedge rrst_n) if (!rrst_n)

{rq2_wptr,rq1_wptr} 《= 0; else

{rq2_wptr,rq1_wptr} 《= {rq1_wptr,wptr};endmodule

5)空判斷邏輯

module rptr_empty

#(parameter ADDRSIZE = 4)

( output reg rempty, output [ADDRSIZE-1:0] raddr, output reg [ADDRSIZE :0] rptr, input [ADDRSIZE :0] rq2_wptr, input rinc, rclk, rrst_n);

reg [ADDRSIZE:0] rbin;wire [ADDRSIZE:0] rgraynext, rbinnext;wire rempty_val;//-------------------// GRAYSTYLE2 pointer: gray 碼讀地址指針 //-------------------always @(posedge rclk or negedge rrst_n) if (!rrst_n)

begin

rbin 《= 0;

rptr 《= 0; end

else

begin

rbin 《= rbinnext ;

rptr 《= rgraynext; end// gray 碼計數邏輯 assign rbinnext = !rempty ? (rbin + rinc) : rbin;assign rgraynext = (rbinnext》》1) ^ rbinnext; // 二進制到 gray 碼的轉換

assign raddr = rbin[ADDRSIZE-1:0];//---------------------------------------------------------------// FIFO empty when the next rptr == synchronized wptr or on reset//---------------------------------------------------------------/** 讀指針是一個 n 位的 gray 碼計數器,比 FIFO 尋址所需的位寬大一位

* 當讀指針和同步過來的寫指針完全相等時(包括 MSB),說明二者折回次數一致,FIFO 為空

*

*/assign rempty_val = (rgraynext == rq2_wptr); always @(posedge rclk or negedge rrst_n)if (!rrst_n)

rempty 《= 1‘b1;else

rempty 《= rempty_val;endmodule

6)滿判斷邏輯

module wptr_full

#( parameter ADDRSIZE = 4)

( output reg wfull, output [ADDRSIZE-1:0] waddr, output reg [ADDRSIZE :0] wptr, input [ADDRSIZE :0] wq2_rptr, input winc, wclk, wrst_n);

reg [ADDRSIZE:0] wbin;wire [ADDRSIZE:0] wgraynext, wbinnext;wire wfull_val;// GRAYSTYLE2 pointeralways @(posedge wclk or negedge wrst_n) if (!wrst_n)

begin

wbin 《= 0;

wptr 《= 0; end

else

begin

wbin 《= wbinnext;

wptr 《= wgraynext; end//gray 碼計數邏輯 assign wbinnext = !wfull ? wbin + winc : wbin;assign wgraynext = (wbinnext》》1) ^ wbinnext; assign waddr = wbin[ADDRSIZE-1:0]; /*由于滿標志在寫時鐘域產生,因此比較安全的做法是將讀指針同步到寫時鐘域*//**///------------------------------------------------------------------// Simplified version of the three necessary full-tests:// assign wfull_val=((wgnext[ADDRSIZE] !=wq2_rptr[ADDRSIZE] ) &&// (wgnext[ADDRSIZE-1] !=wq2_rptr[ADDRSIZE-1]) &&// (wgnext[ADDRSIZE-2:0]==wq2_rptr[ADDRSIZE-2:0]));//------------------------------------------------------------------assign wfull_val = (wgraynext=={~wq2_rptr[ADDRSIZE:ADDRSIZE-1],

wq2_rptr[ADDRSIZE-2:0]});always @(posedge wclk or negedge wrst_n)if (!wrst_n)

wfull 《= 1’b0;else

wfull 《= wfull_val;endmodule

P.S :在 quartus 中有異步 FIFO IP 核,為安全起見推薦使用 IP 核定制 FIFO,本文的目的只是作為思路參考。

責任編輯:gt

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FPGA系統設計如何入門

目前數字電路系統設計領域公認的基礎性技術分別是CPU、DSP和FPGA。其中FPGA技術發展迅速,正....
發表于 2020-07-14 14:09? 129次閱讀
FPGA系統設計如何入門

2020MEMS傳感器發展成為重心

傳感器與通信技術、芯片、操作系統被稱為現代信息技術和物聯網的四大核心技術。目前,中國傳感器產業正處于....
發表于 2020-07-14 11:57? 233次閱讀
2020MEMS傳感器發展成為重心

后摩爾時代Chiplet技術的演進與挑戰

SoC 起源于 1990 年代中期,隨著半導體技術的高速發展,異構多核的 SoC 成為集成電路 IC....
發表于 2020-07-14 11:24? 217次閱讀
后摩爾時代Chiplet技術的演進與挑戰

EDA技術發展的機遇與挑戰

EDA為我們打開了一扇窗口,讓我們能去觀察上世紀八,九十年代集成電路帶動信息產業飛速地發展,印證了摩....
發表于 2020-07-14 09:23? 413次閱讀
EDA技術發展的機遇與挑戰

隨著集成電路技術不斷升級,芯片設計難度也在提升

《紐約時報》近日報道消息,美聯邦通信委員會以中國電信設備商華為和中興觸及國家安全威脅為由,對兩家企業....
發表于 2020-07-14 09:13? 153次閱讀
隨著集成電路技術不斷升級,芯片設計難度也在提升

國產IP/自主芯片生態鏈即將迎來黃金發展期

如今,全球半導體先進制程之戰新的交鋒已然火花四射。中國面對不友好的國際環境,國產替代的呼聲風起云涌。....
發表于 2020-07-14 09:10? 88次閱讀
國產IP/自主芯片生態鏈即將迎來黃金發展期

LinkSwitch-TN2開關IC,新器件適合...

7 W(反激式)/360 mA(降壓式)LinkSwitch-TN2具有60 VDC至550 VDC....
發表于 2020-07-14 09:07? 141次閱讀
LinkSwitch-TN2開關IC,新器件適合...

如何減輕SEU對Artix-7 FPGA的影響

據我所知,Xilinx建議采用SEM來減輕SEU對7系列FPGA的影響。 但Artix-7 FPGA不支持ISE 14.2中的S...
發表于 2020-07-14 07:01? 6次閱讀
如何減輕SEU對Artix-7 FPGA的影響

用于扇出型晶圓級封裝的銅電沉積

高密度扇出型封裝技術滿足了移動手機封裝的外形尺寸與性能要求,因此獲得了技術界的廣泛關注。
發表于 2020-07-13 15:03? 120次閱讀
用于扇出型晶圓級封裝的銅電沉積

我以我思薦芯片:對外開放聯合,對內專業務實

美國是國際化重要的組成部分,但不是全部——歐洲、日本、韓國和中國臺灣等地區具有各自的優勢,也不乏與中....
發表于 2020-07-13 14:23? 268次閱讀
我以我思薦芯片:對外開放聯合,對內專業務實

fir分布式濾波的fpga實現

這次設計就在加法器帶寬處產生問題,帶寬不夠,發現出來的波形頂部挪到低下去了,通過看中間數據發現是數據....
發表于 2020-07-13 11:41? 181次閱讀
fir分布式濾波的fpga實現

FPGA和其他可編程邏輯IC 的不同之處在于哪

  FPGA是一種集成電路,包含許多(64至10,000多個)相同的邏輯單元,可以將它們視為標準組件....
發表于 2020-07-13 11:31? 209次閱讀
FPGA和其他可編程邏輯IC 的不同之處在于哪

典型FPGA的開發流程和實現SOC的設計方法

目前微電子技術已經發展到 SOC 階段,即集成系統(Integrated System)階段,相對于....
發表于 2020-07-13 09:53? 220次閱讀
典型FPGA的開發流程和實現SOC的設計方法

基于FPGA器件和仿真軟件實現智能交通燈系統的設...

本設計的主要設計理念是采用模塊化的方式,整體結構是 FPGA 控制模塊和車流量檢測模塊。其中 FPG....
發表于 2020-07-13 09:46? 413次閱讀
基于FPGA器件和仿真軟件實現智能交通燈系統的設...

FPGA的基本架構、IO命名方式和作用是什么

今天想和大家一起聊聊 FPGA 的 IO。先說說我當年入門的經歷吧。國內的大學有 FPGA 開發條件....
發表于 2020-07-13 09:40? 91次閱讀
FPGA的基本架構、IO命名方式和作用是什么

國微思爾芯推出第7代原型驗證系統,滿足新一代So...

從美通社獲知,2020年7月8日,國微思爾芯,全球領先的原型驗證解決方案供應商,推出新系列的原型驗證....
發表于 2020-07-13 09:32? 52次閱讀
國微思爾芯推出第7代原型驗證系統,滿足新一代So...

國微思爾芯發布FPGA驗證仿真云系統,滿足新一代...

國微思爾芯(“S2C”), 全球領先的前端電子設計自動化 (EDA) 供應商, 發布全球首款FPGA....
發表于 2020-07-13 09:18? 76次閱讀
國微思爾芯發布FPGA驗證仿真云系統,滿足新一代...

萊迪思半導體軟件解決方案Lattice Prop...

全球領先的低功耗可編程器件供應商萊迪思半導體公司(NASDAQ:LSCC)宣布,推出全新軟件解決方案....
發表于 2020-07-13 09:18? 76次閱讀
萊迪思半導體軟件解決方案Lattice Prop...

IC設計行業特征_IC設計行業的主要壁壘

 集成電路產業是典型的技術密集型、資本密集型高科技產業。對于集成電路設計行業,還具有專業化程度高、技....
發表于 2020-07-13 09:16? 104次閱讀
IC設計行業特征_IC設計行業的主要壁壘

西安國微EDA研發中心正式開業運行

郝躍院士在致辭中提出,國微集團是國家重點布局的EDA企業,在2019年與西電共建EDA研究院基礎上,....
發表于 2020-07-10 19:07? 198次閱讀
西安國微EDA研發中心正式開業運行

淺談FPGA設計中分頻電路設計

通常情況下,時鐘的分頻在FPGA設計中占有重要的地位,在此就簡單列出分頻電路設計的思考思路。
發表于 2020-07-10 17:18? 91次閱讀
淺談FPGA設計中分頻電路設計
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